Q1. 您的學(xué)歷（單選題）
Q2. 您的家庭月收入為？（單選題）
Q3. 工作年限（單選題）
Q4. 若A=4’b1100，B=4’b1010，則A&&B的值為____（單選題）
1’b0
1’b1
4’b1000
4’b1110
Q5. 若A=4’b1100，B=4’b1010，則A&B的值為____（單選題）
1’b0
1’b1
4’b1000
4’b1110
Q6. 一個module中，包含了多條連續(xù)的assign語句，它們執(zhí)行時，是___執(zhí)行的（單選題）
至上而下
同時并行
僅最后一條有效
看情況，不好說
Q7. 已知有定義: wire [3:0] a， [5:0] b; 則以下程序段編譯時會提示警告Warning的是_____（單選題）
assign a <= 0;
assign a = b[4:1];
assign b = {a, 2’b00};
assign a = 5;
Q8. assign語句可以用于設(shè)計____電路（單選題）
組合邏輯
時序邏輯
組合邏輯及時序邏輯
Q9. always語句可以用于設(shè)計____電路（單選題）
組合邏輯
時序邏輯
組合邏輯及時序邏輯
Q10. 已知x=2'd2，y=2'd3，則{x,y}的值為____（單選題）
2'd5
4'd11
4'd23
2'd32
Q11. 用Verilog HDL表示十進(jìn)制數(shù)66，正確的是____（單選題）
2'd66
8'b0110_0110
8'd42
7'h42
Q12. VerilogHDL語言中，不屬于并行語句的是_____（單選題）
case
always
assign
元件例化
Q13. 已知有定義： wire [3:0] a，?[5:0] b; 則以下程序段編譯時會提示錯誤的是_____（單選題）
assign a <= 0;
assign a = b[4:1];
assign b = {a, 2'b00};
assign b = 6'b5;
Q14. 定義一個256字節(jié)的存儲器，位寬為8，應(yīng)表示為_____（單選題）
reg [8:0] Storage[256:0];
reg [7:0] Storage[255:0];
reg [255:0] Storage[7:0];
reg [256:0] Storage[8:0];
Q15. 設(shè)計一個具有低電平同步復(fù)位的4位加法計數(shù)器，程序如下。 1 module Counter(Reset,Clk,Data); 2 ?input Reset, Clk; 3 ?reg Reset, Clk; 4 ?output [3:0] Data; 5 ?reg [3:0] Data; 6 ?always@(negedge Reset or negedge Clk) 7 ?begin 8 ? if(!Reset) Data = 0; 9 ? else Data <= Data + 1'b1; 10 end 11 endmodule 其中程序中的錯誤所在的行有_______（多選題）
3
6
8
9
Q16. Verilog HDL中的多個always語句是并行的，其內(nèi)部包含的語句是_______執(zhí)行的。（單選題）
并行
串行
并行或串行
Q17. 以下屬于過程賦值的是______（多選題）
assign a=b+c;
assign a<=b;
always @(posedge clk)
always @( * )
Q18. 以下屬于連續(xù)賦值的是______（多選題）
assign a=b+c;
assign a<=b;
always @(posedge clk)
always @( * )
Q19. 已知有定義“input [31:0] Data;”，以下能實(shí)現(xiàn)對Data進(jìn)行奇校驗的運(yùn)算是____（單選題）
&Data
^Data
|Data
~&Data
Q20. 已知有定義“input [31:0] x;”，以下能實(shí)現(xiàn)用于判斷輸入x的所有位是否為全1的運(yùn)算是（單選題）
^x
&x
~x
|x
Q21. 2-4線譯碼器如下所示： 1 module Decoder(x, y) 2 input [1:0]x; 3 output [3:0] y; 4 wire [3:0] y; 5? 6 always @( x ) 7 begin 8 ? case( x ) 9 ? ?2’b00 : y = 4’b1110; 10 ? 2’b01 : y = 4’b1101; 11 ? 2’b10 : y = 4’b1011; 12 ? 2’b11 : y = 4’b0111; 13 ?endcase 14 end 15 endmodule 其中程序中的錯誤所在的行_______。（多選題）
1
4
6
8
Q22. 以下說法正確的是（多選題）
阻塞賦值是串行的
非阻塞賦值是并行的
非阻塞賦值只能描述時序邏輯電路
阻塞賦值用來描述組合邏輯，但也可以描述時序邏輯
Q23. 以下說法錯誤的是（單選題）
assign只能對wire類型賦值
output定義輸出信號時，不加reg，默認(rèn)就是wire型
always內(nèi)部一般是對reg類型賦值
always內(nèi)部也可以對wire類型賦值
Q24. 基本信息：（多項填空題）
姓名：
編號:
